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Preliminary Technical Data
ADSP-21462/ADSP-21465/ADSP-21467/ADSP-21469
SPI Interface—Slave
Table 44. SPI Interface Protocol—Slave Switching and Timing Specifications
Parameter
Min
Max
Unit
Timing Requirements
t SPICLKS
t SPICHS
t SPICLS
Serial Clock Cycle
Serial Clock High Period
Serial Clock Low Period
TBD
TBD
TBD
TBD
TBD
TBD
ns
ns
ns
t SDSCO
SPIDS Assertion to First SPICLK Edge
CPHASE = 0
CPHASE = 1
TBD
TBD
TBD
TBD
ns
ns
t HDS
t SSPIDS
t HSPIDS
t SDPPW
Last SPICLK Edge to SPIDS Not Asserted, CPHASE = 0
Data Input Valid to SPICLK edge (Data Input Set-up Time)
SPICLK Last Sampling Edge to Data Input Not Valid
SPIDS Deassertion Pulse Width (CPHASE=0)
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
ns
ns
ns
ns
Switching Characteristics
t DSOE
t DSDHI
t DDSPIDS
t HDSPIDS
t DSOV
SPIDS Assertion to Data Out Active
SPIDS Deassertion to Data High Impedance
SPICLK Edge to Data Out Valid (Data Out Delay Time)
SPICLK Edge to Data Out Not Valid (Data Out Hold Time)
SPIDS Assertion to Data Out Valid (CPHAS E = 0)
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
ns
ns
ns
ns
ns
SPIDS
(INPUT)
t S P IC H S
t S PICL S
t S PICLK S
S PICLK
(CP = 0)
(INPUT)
t HD S
t S DPPW
S PICLK
(CP = 1)
t S D S CO
t S PICL S
t S PICH S
(INPUT)
MI S O
t D S OE
t DD S PID S
M S B
t DD S PID S
L S B
t D S DHI
t HD S PID S
(OUTPUT)
t H S PID S
CPHA S E = 1
MO S I
(INPUT)
t SS PID S
M S B VALID
t SS PID S
L S B VALID
t DD S PID S
t HD S PID S
t D S DHI
MI S O
(OUTPUT) t
CPHA S E = 0
MO S I
D S OV
M S B
M S B VALID
t SS PID S
L S B VALID
L S B
t H S PID S
(INPUT)
Figure 35. SPI Slave Timing
Rev. PrC
| Page 47 of 62 | January 2009
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